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C
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C
/* _NVRM_COPYRIGHT_BEGIN_
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* Copyright 2003-2016 by NVIDIA Corporation. All rights reserved. All
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* information contained herein is proprietary and confidential to NVIDIA
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* Corporation. Any use, reproduction, or disclosure without the written
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* permission of NVIDIA Corporation is prohibited.
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* _NVRM_COPYRIGHT_END_
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#ifndef __ga102_dev_nv_xve3g_vf_h__
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#define __ga102_dev_nv_xve3g_vf_h__
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/* This file is autogenerated. Do not edit */
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#define NV_XVE_VF 0x00000FFF:0x00000000 /* RW--D */
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#define NV_XVE_VF_CFG_HDR0 0x00000000 /* R--4R */
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#define NV_XVE_VF_CFG_HDR0_VENDOR 15:0 /* C--VF */
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#define NV_XVE_VF_CFG_HDR0_VENDOR_NA 0x0000FFFF /* C---V */
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#define NV_XVE_VF_CFG_HDR0_DEVICE_CHIP 31:16 /* C--VF */
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#define NV_XVE_VF_CFG_HDR0_DEVICE_CHIP_NA 0x0000FFFF /* C---V */
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#define NV_XVE_VF_CFG_HDR1 0x00000004 /* RW-4R */
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#define NV_XVE_VF_CFG_HDR1_RSVD 1:0 /* C--VF */
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#define NV_XVE_VF_CFG_HDR1_RSVD_NULL 0x00000000 /* C---V */
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#define NV_XVE_VF_CFG_HDR1_BUS_MASTER 2:2 /* RWIVF */
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#define NV_XVE_VF_CFG_HDR1_BUS_MASTER_DISABLED 0x00000000 /* RWI-V */
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#define NV_XVE_VF_CFG_HDR1_BUS_MASTER_ENABLED 0x00000001 /* RW--V */
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#define NV_XVE_VF_CFG_HDR1_PARITY_ERR_RESP 6:6 /* R-IVF */
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#define NV_XVE_VF_CFG_HDR1_PARITY_ERR_RESP_DISABLED 0x00000000 /* R-I-V */
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#define NV_XVE_VF_CFG_HDR1_PARITY_ERR_RESP_ENABLED 0x00000001 /* R---V */
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#define NV_XVE_VF_CFG_HDR1_SERR 8:8 /* R-IVF */
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#define NV_XVE_VF_CFG_HDR1_SERR_DISABLED 0x00000000 /* R-I-V */
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#define NV_XVE_VF_CFG_HDR1_SERR_ENABLED 0x00000001 /* R---V */
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#define NV_XVE_VF_CFG_HDR1_INTERRUPT_DISABLE 10:10 /* C--VF */
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#define NV_XVE_VF_CFG_HDR1_INTERRUPT_DISABLE_INIT 0x00000000 /* C---V */
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#define NV_XVE_VF_CFG_HDR1_CAPLIST 20:20 /* C--VF */
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#define NV_XVE_VF_CFG_HDR1_CAPLIST_NOT_PRESENT 0x00000000 /* ----V */
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#define NV_XVE_VF_CFG_HDR1_CAPLIST_PRESENT 0x00000001 /* C---V */
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#define NV_XVE_VF_CFG_HDR1_MASTER_DATA_PERR 24:24 /* RWIVF */
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#define NV_XVE_VF_CFG_HDR1_MASTER_DATA_PERR_ACTIVE 0x00000001 /* R---V */
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#define NV_XVE_VF_CFG_HDR1_MASTER_DATA_PERR_NOT_ACTIVE 0x00000000 /* R-I-V */
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#define NV_XVE_VF_CFG_HDR1_MASTER_DATA_PERR_CLEAR 0x00000001 /* -W--C */
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#define NV_XVE_VF_CFG_HDR1_SIGNALED_TARGET_ABORT 27:27 /* RWIVF */
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#define NV_XVE_VF_CFG_HDR1_SIGNALED_TARGET_ABORT_NO 0x00000000 /* R-I-V */
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#define NV_XVE_VF_CFG_HDR1_SIGNALED_TARGET_ABORT_YES 0x00000001 /* R---V */
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#define NV_XVE_VF_CFG_HDR1_SIGNALED_TARGET_ABORT_CLEAR 0x00000001 /* -W--C */
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#define NV_XVE_VF_CFG_HDR1_RECEIVED_TARGET_ABORT 28:28 /* RWIVF */
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#define NV_XVE_VF_CFG_HDR1_RECEIVED_TARGET_ABORT_NO 0x00000000 /* R-I-V */
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#define NV_XVE_VF_CFG_HDR1_RECEIVED_TARGET_ABORT_YES 0x00000001 /* R---V */
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#define NV_XVE_VF_CFG_HDR1_RECEIVED_TARGET_ABORT_CLEAR 0x00000001 /* -W--C */
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#define NV_XVE_VF_CFG_HDR1_RECEIVED_MASTER_ABORT 29:29 /* RWIVF */
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#define NV_XVE_VF_CFG_HDR1_RECEIVED_MASTER_ABORT_NO 0x00000000 /* R-I-V */
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#define NV_XVE_VF_CFG_HDR1_RECEIVED_MASTER_ABORT_YES 0x00000001 /* R---V */
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#define NV_XVE_VF_CFG_HDR1_RECEIVED_MASTER_ABORT_CLEAR 0x00000001 /* -W--C */
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#define NV_XVE_VF_CFG_HDR1_SIGNALED_SERR 30:30 /* RWIVF */
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#define NV_XVE_VF_CFG_HDR1_SIGNALED_SERR_NOT_ACTIVE 0x00000000 /* R-I-V */
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#define NV_XVE_VF_CFG_HDR1_SIGNALED_SERR_ACTIVE 0x00000001 /* R---V */
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#define NV_XVE_VF_CFG_HDR1_SIGNALED_SERR_CLEAR 0x00000001 /* -W--C */
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#define NV_XVE_VF_CFG_HDR1_DETECTED_PERR 31:31 /* RWIVF */
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#define NV_XVE_VF_CFG_HDR1_DETECTED_PERR_NOT_ACTIVE 0x00000000 /* R-I-V */
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#define NV_XVE_VF_CFG_HDR1_DETECTED_PERR_ACTIVE 0x00000001 /* R---V */
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#define NV_XVE_VF_CFG_HDR1_DETECTED_PERR_CLEAR 0x00000001 /* -W--C */
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#define NV_XVE_VF_CFG_HDR2 0x00000008 /* R--4R */
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#define NV_XVE_VF_CFG_HDR2_REV_ID 3:0 /* R-CVF */
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#define NV_XVE_VF_CFG_HDR2_REV_ID_ONE 0x00000001 /* R-C-V */
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#define NV_XVE_VF_CFG_HDR2_REV_ID_MASK 7:4 /* R-CVF */
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#define NV_XVE_VF_CFG_HDR2_REV_ID_MASK_A 0x0000000A /* R-C-V */
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#define NV_XVE_VF_CFG_HDR2_CLASS_CODE 31:8 /* R-XVF */
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#define NV_XVE_VF_CFG_HDR2_CLASS_CODE_VGA 0x00030000 /* R---V */
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#define NV_XVE_VF_CFG_HDR2_CLASS_CODE_3D 0x00030200 /* R---V */
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#define NV_XVE_VF_CFG_HDR2_CLASS_CODE_MULTIMEDIA 0x00048000 /* R---V */
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#define NV_XVE_VF_CFG_HDR3 0x0000000C /* R--4R */
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#define NV_XVE_VF_CFG_HDR3_NULL 31:0 /* C--VF */
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#define NV_XVE_VF_CFG_HDR3_NULL_ZERO 0x00000000 /* C---V */
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#define NV_XVE_VF_CFG_HDR4 0x00000010 /* R--4R */
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#define NV_XVE_VF_CFG_HDR4_NULL 31:0 /* C--VF */
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#define NV_XVE_VF_CFG_HDR4_NULL_ZERO 0x00000000 /* C---V */
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#define NV_XVE_VF_CFG_HDR5 0x00000014 /* R--4R */
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#define NV_XVE_VF_CFG_HDR5_NULL 31:0 /* C--VF */
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#define NV_XVE_VF_CFG_HDR5_NULL_ZERO 0x00000000 /* C---V */
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#define NV_XVE_VF_CFG_HDR6 0x00000018 /* R--4R */
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#define NV_XVE_VF_CFG_HDR6_NULL 31:0 /* C--VF */
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#define NV_XVE_VF_CFG_HDR6_NULL_ZERO 0x00000000 /* C---V */
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#define NV_XVE_VF_CFG_HDR7 0x0000001C /* R--4R */
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#define NV_XVE_VF_CFG_HDR7_NULL 31:0 /* C--VF */
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#define NV_XVE_VF_CFG_HDR7_NULL_ZERO 0x00000000 /* C---V */
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#define NV_XVE_VF_CFG_HDR8 0x00000020 /* R--4R */
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#define NV_XVE_VF_CFG_HDR8_NULL 31:0 /* C--VF */
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#define NV_XVE_VF_CFG_HDR8_NULL_ZERO 0x00000000 /* C---V */
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#define NV_XVE_VF_CFG_HDR9 0x00000024 /* R--4R */
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#define NV_XVE_VF_CFG_HDR9_NULL 31:0 /* C--VF */
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#define NV_XVE_VF_CFG_HDR9_NULL_ZERO 0x00000000 /* C---V */
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#define NV_XVE_VF_CFG_HDR10 0x00000028 /* R--4R */
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#define NV_XVE_VF_CFG_HDR10_NULL 31:0 /* C--VF */
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#define NV_XVE_VF_CFG_HDR10_NULL_ZERO 0x00000000 /* C---V */
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#define NV_XVE_VF_CFG_HDR11 0x0000002C /* R--4R */
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#define NV_XVE_VF_CFG_HDR11_SUBSYSTEM_VENDOR_ID 15:0 /* R-IVF */
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#define NV_XVE_VF_CFG_HDR11_SUBSYSTEM_VENDOR_ID_NONE 0x00000000 /* R-I-V */
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#define NV_XVE_VF_CFG_HDR11_SUBSYSTEM_ID 31:16 /* R-CVF */
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#define NV_XVE_VF_CFG_HDR11_SUBSYSTEM_ID_NULL 0x00000000 /* R-C-V */
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#define NV_XVE_VF_CFG_HDR12 0x00000030 /* R--4R */
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#define NV_XVE_VF_CFG_HDR12_ROM_BAR 31:0 /* C--VF */
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#define NV_XVE_VF_CFG_HDR12_ROM_BAR_NULL 0x00000000 /* C---V */
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#define NV_XVE_VF_CFG_HDR13 0x00000034 /* R--4R */
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#define NV_XVE_VF_CFG_HDR13_CAP_PTR 7:0 /* C--VF */
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#define NV_XVE_VF_CFG_HDR13_CAP_PTR_PCIE_CAP0 0x00000040 /* C---V */
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#define NV_XVE_VF_CFG_HDR14 0x00000038 /* R--4R */
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#define NV_XVE_VF_CFG_HDR14_NULL 31:0 /* C--VF */
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#define NV_XVE_VF_CFG_HDR14_NULL_VAL 0x00000000 /* C---V */
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#define NV_XVE_VF_CFG_HDR15 0x0000003C /* R--4R */
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#define NV_XVE_VF_CFG_HDR15_NULL 31:0 /* C--VF */
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#define NV_XVE_VF_CFG_HDR15_NULL_VAL 0x00000000 /* C---V */
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#define NV_XVE_VF_PCIE_CAP0 0x00000040 /* R--4R */
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#define NV_XVE_VF_PCIE_CAP0_LIST_CAPABILITY_ID 7:0 /* C--VF */
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#define NV_XVE_VF_PCIE_CAP0_LIST_CAPABILITY_ID_INIT 0x00000010 /* C---V */
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#define NV_XVE_VF_PCIE_CAP0_LIST_NEXT_CAPABILITY_PTR 15:8 /* C--VF */
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#define NV_XVE_VF_PCIE_CAP0_LIST_NEXT_CAPABILITY_PTR_MSIX 0x0000007C /* C---V */
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#define NV_XVE_VF_PCIE_CAP0_VERSION 19:16 /* C--VF */
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#define NV_XVE_VF_PCIE_CAP0_VERSION_GEN2 0x00000002 /* C---V */
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#define NV_XVE_VF_PCIE_CAP0_DEVICE_PORT_TYPE 23:20 /* C--VF */
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#define NV_XVE_VF_PCIE_CAP0_DEVICE_PORT_TYPE_ENDPOINT 0x00000000 /* C---V */
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#define NV_XVE_VF_PCIE_CAP0_SLOT_IMPLEMENTED 24:24 /* C--VF */
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#define NV_XVE_VF_PCIE_CAP0_SLOT_IMPLEMENTED_INIT 0x00000000 /* C---V */
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#define NV_XVE_VF_PCIE_CAP0_INTERRUPT_MESSAGE_NUMBER 29:25 /* C--VF */
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#define NV_XVE_VF_PCIE_CAP0_INTERRUPT_MESSAGE_NUMBER_INIT 0x00000000 /* C---V */
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#define NV_XVE_VF_PCIE_CAP1 0x00000044 /* R--4R */
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#define NV_XVE_VF_PCIE_CAP1_MAX_PAYLOAD_SIZE 2:0 /* C--VF */
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#define NV_XVE_VF_PCIE_CAP1_MAX_PAYLOAD_SIZE_256B 0x00000001 /* C---V */
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#define NV_XVE_VF_PCIE_CAP1_EXTENDED_TAG_FIELD_SIZE 5:5 /* C--VF */
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#define NV_XVE_VF_PCIE_CAP1_EXTENDED_TAG_FIELD_SIZE_TRUE 0x00000001 /* C---V */
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#define NV_XVE_VF_PCIE_CAP1_ENDPOINT_L0S_ACCEPTABLE_LATENCY 8:6 /* R-XVF */
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#define NV_XVE_VF_PCIE_CAP1_ENDPOINT_L1_ACCEPTABLE_LATENCY 11:9 /* R-XVF */
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#define NV_XVE_VF_PCIE_CAP1_RSVD 14:12 /* C--VF */
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#define NV_XVE_VF_PCIE_CAP1_RSVD_INIT 0x00000000 /* C---V */
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#define NV_XVE_VF_PCIE_CAP1_ROLE_BASED_ERR_REPORTING 15:15 /* C--VF */
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#define NV_XVE_VF_PCIE_CAP1_ROLE_BASED_ERR_REPORTING_INIT 0x00000001 /* C---V */
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#define NV_XVE_VF_PCIE_CAP1_FUNCTION_LEVEL_RESET 28:28 /* C--VF */
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#define NV_XVE_VF_PCIE_CAP1_FUNCTION_LEVEL_RESET_SUPPORTED 0x00000001 /* C---V */
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#define NV_XVE_VF_PCIE_CAP2 0x00000048 /* RW-4R */
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#define NV_XVE_VF_PCIE_CAP2_CORR_ERROR_REPORTING_ENABLE 0:0 /* R-IVF */
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#define NV_XVE_VF_PCIE_CAP2_CORR_ERROR_REPORTING_ENABLE_INIT 0x00000000 /* R-I-V */
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#define NV_XVE_VF_PCIE_CAP2_NON_FATAL_ERROR_REPORTING_ENABLE 1:1 /* R-IVF */
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#define NV_XVE_VF_PCIE_CAP2_NON_FATAL_ERROR_REPORTING_ENABLE_INIT 0x00000000 /* R-I-V */
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#define NV_XVE_VF_PCIE_CAP2_FATAL_ERROR_REPORTING_ENABLE 2:2 /* R-IVF */
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#define NV_XVE_VF_PCIE_CAP2_FATAL_ERROR_REPORTING_ENABLE_INIT 0x00000000 /* R-I-V */
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#define NV_XVE_VF_PCIE_CAP2_UNSUPP_REQ_REPORTING_ENABLE 3:3 /* R-IVF */
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#define NV_XVE_VF_PCIE_CAP2_UNSUPP_REQ_REPORTING_ENABLE_INIT 0x00000000 /* R-I-V */
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#define NV_XVE_VF_PCIE_CAP2_ENABLE_RELAXED_ORDERING 4:4 /* R-IVF */
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#define NV_XVE_VF_PCIE_CAP2_ENABLE_RELAXED_ORDERING_INIT 0x00000000 /* R-I-V */
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#define NV_XVE_VF_PCIE_CAP2_MAX_PAYLOAD_SIZE 7:5 /* R-EVF */
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#define NV_XVE_VF_PCIE_CAP2_MAX_PAYLOAD_SIZE_INIT 0x00000000 /* R-E-V */
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#define NV_XVE_VF_PCIE_CAP2_MAX_PAYLOAD_SIZE_128B 0x00000000 /* R---V */
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#define NV_XVE_VF_PCIE_CAP2_MAX_PAYLOAD_SIZE_256B 0x00000001 /* R---V */
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#define NV_XVE_VF_PCIE_CAP2_MAX_PAYLOAD_SIZE_512B 0x00000002 /* R---V */
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#define NV_XVE_VF_PCIE_CAP2_MAX_PAYLOAD_SIZE_1024B 0x00000003 /* R---V */
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#define NV_XVE_VF_PCIE_CAP2_MAX_PAYLOAD_SIZE_2048B 0x00000004 /* R---V */
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#define NV_XVE_VF_PCIE_CAP2_MAX_PAYLOAD_SIZE_4096B 0x00000005 /* R---V */
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#define NV_XVE_VF_PCIE_CAP2_EXTENDED_TAG_FIELD_ENABLE 8:8 /* R-IVF */
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#define NV_XVE_VF_PCIE_CAP2_EXTENDED_TAG_FIELD_ENABLE_INIT 0x00000000 /* R-I-V */
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#define NV_XVE_VF_PCIE_CAP2_EXTENDED_TAG_FIELD_ENABLE_ENABLED 0x00000001 /* R---V */
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#define NV_XVE_VF_PCIE_CAP2_PHANTOM_FUNCTIONS_ENABLE 9:9 /* R-IVF */
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#define NV_XVE_VF_PCIE_CAP2_PHANTOM_FUNCTIONS_ENABLE_INIT 0x00000000 /* R-I-V */
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#define NV_XVE_VF_PCIE_CAP2_AUXILLARY_POWER_PM_ENABLE 10:10 /* R-IVF */
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#define NV_XVE_VF_PCIE_CAP2_AUXILLARY_POWER_PM_ENABLE_INIT 0x00000000 /* R-I-V */
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#define NV_XVE_VF_PCIE_CAP2_ENABLE_NO_SNOOP 11:11 /* R-IVF */
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#define NV_XVE_VF_PCIE_CAP2_ENABLE_NO_SNOOP_INIT 0x00000000 /* R-I-V */
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#define NV_XVE_VF_PCIE_CAP2_MAX_READ_REQUEST_SIZE 14:12 /* R-IVF */
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#define NV_XVE_VF_PCIE_CAP2_MAX_READ_REQUEST_SIZE_INIT 0x00000000 /* R-I-V */
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#define NV_XVE_VF_PCIE_CAP2_INITIATE_FN_LVL_RST 15:15 /* RWIVF */
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#define NV_XVE_VF_PCIE_CAP2_INITIATE_FN_LVL_RST_INIT 0x00000000 /* RWI-V */
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#define NV_XVE_VF_PCIE_CAP2_CORR_ERROR_DETECTED 16:16 /* RWIVF */
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#define NV_XVE_VF_PCIE_CAP2_CORR_ERROR_DETECTED_INIT 0x00000000 /* R-I-V */
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#define NV_XVE_VF_PCIE_CAP2_CORR_ERROR_DETECTED_CLEAR 0x00000001 /* -W--C */
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#define NV_XVE_VF_PCIE_CAP2_NON_FATAL_ERROR_DETECTED 17:17 /* RWIVF */
|
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#define NV_XVE_VF_PCIE_CAP2_NON_FATAL_ERROR_DETECTED_INIT 0x00000000 /* R-I-V */
|
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#define NV_XVE_VF_PCIE_CAP2_NON_FATAL_ERROR_DETECTED_CLEAR 0x00000001 /* -W--C */
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#define NV_XVE_VF_PCIE_CAP2_FATAL_ERROR_DETECTED 18:18 /* RWIVF */
|
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#define NV_XVE_VF_PCIE_CAP2_FATAL_ERROR_DETECTED_INIT 0x00000000 /* R-I-V */
|
|
#define NV_XVE_VF_PCIE_CAP2_FATAL_ERROR_DETECTED_CLEAR 0x00000001 /* -W--C */
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|
#define NV_XVE_VF_PCIE_CAP2_UNSUPP_REQUEST_DETECTED 19:19 /* RWIVF */
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#define NV_XVE_VF_PCIE_CAP2_UNSUPP_REQUEST_DETECTED_INIT 0x00000000 /* R-I-V */
|
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#define NV_XVE_VF_PCIE_CAP2_UNSUPP_REQUEST_DETECTED_CLEAR 0x00000001 /* -W--C */
|
|
#define NV_XVE_VF_PCIE_CAP2_TRANSACTIONS_PENDING 21:21 /* R-IVF */
|
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#define NV_XVE_VF_PCIE_CAP2_TRANSACTIONS_PENDING_INIT 0x00000000 /* R-I-V */
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#define NV_XVE_VF_PCIE_CAP3 0x0000004C /* R--4R */
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#define NV_XVE_VF_PCIE_CAP3_MAX_LINK_SPEED 3:0 /* R-XVF */
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#define NV_XVE_VF_PCIE_CAP3_MAX_LINK_WIDTH 9:4 /* R-XVF */
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|
#define NV_XVE_VF_PCIE_CAP3_ACTIVE_STATE_LINK_PM_SUPPORT 11:10 /* R-IVF */
|
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#define NV_XVE_VF_PCIE_CAP3_ACTIVE_STATE_LINK_PM_SUPPORT_INIT 0x00000003 /* R-I-V */
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|
#define NV_XVE_VF_PCIE_CAP3_L0S_EXIT_LATENCY 14:12 /* R-XVF */
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#define NV_XVE_VF_PCIE_CAP3_L1_EXIT_LATENCY 17:15 /* R-XVF */
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#define NV_XVE_VF_PCIE_CAP3_CLOCK_PM 18:18 /* R-IVF */
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#define NV_XVE_VF_PCIE_CAP3_CLOCK_PM_INIT 0x00000000 /* R-I-V */
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#define NV_XVE_VF_PCIE_CAP3_CLOCK_PM_DISABLE 0x00000000 /* R---V */
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#define NV_XVE_VF_PCIE_CAP3_CLOCK_PM_ENABLE 0x00000001 /* R---V */
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#define NV_XVE_VF_PCIE_CAP3_SURPRISE_DOWN_ERROR_REPORTING 19:19 /* C--VF */
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#define NV_XVE_VF_PCIE_CAP3_SURPRISE_DOWN_ERROR_REPORTING_NOT_SUPPORTED 0x00000000 /* C---V */
|
|
#define NV_XVE_VF_PCIE_CAP3_DLL_ACTIVE_REPORTING 20:20 /* C--VF */
|
|
#define NV_XVE_VF_PCIE_CAP3_DLL_ACTIVE_REPORTING_NOT_SUPPORTED 0x00000000 /* C---V */
|
|
#define NV_XVE_VF_PCIE_CAP3_LINK_BANDWIDTH_NOTIFICATION 21:21 /* C--VF */
|
|
#define NV_XVE_VF_PCIE_CAP3_LINK_BANDWIDTH_NOTIFICATION_NOT_SUPPORTED 0x00000000 /* C---V */
|
|
#define NV_XVE_VF_PCIE_CAP3_ASPM_OPTIONALITY_COMPLIANCE 22:22 /* R-EVF */
|
|
#define NV_XVE_VF_PCIE_CAP3_ASPM_OPTIONALITY_COMPLIANCE_SUPPORTED 0x00000001 /* R-E-V */
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|
#define NV_XVE_VF_PCIE_CAP3_ASPM_OPTIONALITY_COMPLIANCE_NOT_SUPPORTED 0x00000000 /* R---V */
|
|
#define NV_XVE_VF_PCIE_CAP3_PORT_NUMBER 31:24 /* R-XVF */
|
|
#define NV_XVE_VF_PCIE_CAP4 0x00000050 /* R--4R */
|
|
#define NV_XVE_VF_PCIE_CAP4_ACTIVE_STATE_LINK_PM_CONTROL 1:0 /* R-EVF */
|
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#define NV_XVE_VF_PCIE_CAP4_ACTIVE_STATE_LINK_PM_CONTROL_INIT 0x00000000 /* R-E-V */
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|
#define NV_XVE_VF_PCIE_CAP4_ACTIVE_STATE_LINK_PM_CONTROL_L1_DISABLE_L0S_DISABLE 0x00000000 /* R---V */
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#define NV_XVE_VF_PCIE_CAP4_ACTIVE_STATE_LINK_PM_CONTROL_L1_DISABLE_L0S_ENABLE 0x00000001 /* R---V */
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|
#define NV_XVE_VF_PCIE_CAP4_ACTIVE_STATE_LINK_PM_CONTROL_L1_ENABLE_L0S_DISABLE 0x00000002 /* R---V */
|
|
#define NV_XVE_VF_PCIE_CAP4_ACTIVE_STATE_LINK_PM_CONTROL_L1_ENABLE_L0S_ENABLE 0x00000003 /* R---V */
|
|
#define NV_XVE_VF_PCIE_CAP4_READ_COMPLETION_BOUNDARY 3:3 /* C--VF */
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#define NV_XVE_VF_PCIE_CAP4_READ_COMPLETION_BOUNDARY_INIT 0x00000000 /* C---V */
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#define NV_XVE_VF_PCIE_CAP4_READ_COMPLETION_BOUNDARY_64B 0x00000000 /* ----V */
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#define NV_XVE_VF_PCIE_CAP4_READ_COMPLETION_BOUNDARY_128B 0x00000001 /* ----V */
|
|
#define NV_XVE_VF_PCIE_CAP4_LINK_DISABLE 4:4 /* C--VF */
|
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#define NV_XVE_VF_PCIE_CAP4_LINK_DISABLE_INIT 0x00000000 /* C---V */
|
|
#define NV_XVE_VF_PCIE_CAP4_RETRAIN_LINK 5:5 /* C--VF */
|
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#define NV_XVE_VF_PCIE_CAP4_RETRAIN_LINK_INIT 0x00000000 /* C---V */
|
|
#define NV_XVE_VF_PCIE_CAP4_COMMON_CLOCK_CONFIGURATION 6:6 /* R-EVF */
|
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#define NV_XVE_VF_PCIE_CAP4_COMMON_CLOCK_CONFIGURATION_INIT 0x00000000 /* R-E-V */
|
|
#define NV_XVE_VF_PCIE_CAP4_EXTENDED_SYNCH 7:7 /* R-EVF */
|
|
#define NV_XVE_VF_PCIE_CAP4_EXTENDED_SYNCH_INIT 0x00000000 /* R-E-V */
|
|
#define NV_XVE_VF_PCIE_CAP4_CLOCK_PM 8:8 /* R-EVF */
|
|
#define NV_XVE_VF_PCIE_CAP4_CLOCK_PM_INIT 0x00000000 /* R-E-V */
|
|
#define NV_XVE_VF_PCIE_CAP4_HW_AUTO_WIDTH_DISABLE 9:9 /* R-EVF */
|
|
#define NV_XVE_VF_PCIE_CAP4_HW_AUTO_WIDTH_DISABLE_INIT 0x00000000 /* R-E-V */
|
|
#define NV_XVE_VF_PCIE_CAP4_LINK_BANDWIDTH_MANAGEMENT_INTR_EN 10:10 /* C--VF */
|
|
#define NV_XVE_VF_PCIE_CAP4_LINK_BANDWIDTH_MANAGEMENT_INTR_EN_INIT 0x00000000 /* C---V */
|
|
#define NV_XVE_VF_PCIE_CAP4_LINK_AUTO_BANDWIDTH_INTR_EN 11:11 /* C--VF */
|
|
#define NV_XVE_VF_PCIE_CAP4_LINK_AUTO_BANDWIDTH_INTR_EN_INIT 0x00000000 /* C---V */
|
|
#define NV_XVE_VF_PCIE_CAP4_LINK_SPEED 19:16 /* R--VF */
|
|
#define NV_XVE_VF_PCIE_CAP4_LINK_SPEED_DEFAULT 0x00000000 /* R---V */
|
|
#define NV_XVE_VF_PCIE_CAP4_LINK_SPEED_2P5 0x00000001 /* R---V */
|
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#define NV_XVE_VF_PCIE_CAP4_LINK_SPEED_5P0 0x00000002 /* R---V */
|
|
#define NV_XVE_VF_PCIE_CAP4_LINK_SPEED_8P0 0x00000003 /* R---V */
|
|
#define NV_XVE_VF_PCIE_CAP4_NEGOTIATED_LINK_WIDTH 25:20 /* R--VF */
|
|
#define NV_XVE_VF_PCIE_CAP4_NEGOTIATED_LINK_WIDTH_DEFAULT 0x00000000 /* R---V */
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|
#define NV_XVE_VF_PCIE_CAP4_NEGOTIATED_LINK_WIDTH_X1 0x00000001 /* R---V */
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|
#define NV_XVE_VF_PCIE_CAP4_NEGOTIATED_LINK_WIDTH_X2 0x00000002 /* R---V */
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|
#define NV_XVE_VF_PCIE_CAP4_NEGOTIATED_LINK_WIDTH_X4 0x00000004 /* R---V */
|
|
#define NV_XVE_VF_PCIE_CAP4_NEGOTIATED_LINK_WIDTH_X8 0x00000008 /* R---V */
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|
#define NV_XVE_VF_PCIE_CAP4_NEGOTIATED_LINK_WIDTH_X16 0x00000010 /* R---V */
|
|
#define NV_XVE_VF_PCIE_CAP4_RSVD 26:26 /* C--VF */
|
|
#define NV_XVE_VF_PCIE_CAP4_RSVD_INIT 0x00000000 /* C---V */
|
|
#define NV_XVE_VF_PCIE_CAP4_LINK_TRAINING 27:27 /* R-IVF */
|
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#define NV_XVE_VF_PCIE_CAP4_LINK_TRAINING_INIT 0x00000000 /* R-I-V */
|
|
#define NV_XVE_VF_PCIE_CAP4_SLOT_CLOCK_CONFIG 28:28 /* R-IVF */
|
|
#define NV_XVE_VF_PCIE_CAP4_SLOT_CLOCK_CONFIG_INIT 0x00000000 /* R-I-V */
|
|
#define NV_XVE_VF_PCIE_CAP4_DLL_ACTIVE 29:29 /* R-IVF */
|
|
#define NV_XVE_VF_PCIE_CAP4_DLL_ACTIVE_INIT 0x00000000 /* R-I-V */
|
|
#define NV_XVE_VF_PCIE_CAP4_LINK_BANDWIDTH_MANAGEMENT 30:30 /* C--VF */
|
|
#define NV_XVE_VF_PCIE_CAP4_LINK_BANDWIDTH_MANAGEMENT_INIT 0x00000000 /* C---V */
|
|
#define NV_XVE_VF_PCIE_CAP4_LINK_AUTO_BANDWIDTH 31:31 /* C--VF */
|
|
#define NV_XVE_VF_PCIE_CAP4_LINK_AUTO_BANDWIDTH_INIT 0x00000000 /* C---V */
|
|
#define NV_XVE_VF_PCIE_CAP5 0x00000064 /* R--4R */
|
|
#define NV_XVE_VF_PCIE_CAP5_CPL_TIMEOUT_RANGES 3:0 /* C--VF */
|
|
#define NV_XVE_VF_PCIE_CAP5_CPL_TIMEOUT_RANGES_A_AND_B 0x00000003 /* C---V */
|
|
#define NV_XVE_VF_PCIE_CAP5_CPL_TIMEOUT_DISABLE 4:4 /* R-IVF */
|
|
#define NV_XVE_VF_PCIE_CAP5_CPL_TIMEOUT_DISABLE_SUPPORTED 0x00000001 /* R-I-V */
|
|
#define NV_XVE_VF_PCIE_CAP5_ARI_FORWARDING 5:5 /* C--VF */
|
|
#define NV_XVE_VF_PCIE_CAP5_ARI_FORWARDING_NOT_SUPPORTED 0x00000000 /* C---V */
|
|
#define NV_XVE_VF_PCIE_CAP5_ATOMIC_OP_ROUTING 6:6 /* C--VF */
|
|
#define NV_XVE_VF_PCIE_CAP5_ATOMIC_OP_ROUTING_NOT_SUPPORTED 0x00000000 /* C---V */
|
|
#define NV_XVE_VF_PCIE_CAP5_ATOMIC_COMPLETER_32BIT 7:7 /* C--VF */
|
|
#define NV_XVE_VF_PCIE_CAP5_ATOMIC_COMPLETER_32BIT_NOT_SUPPORTED 0x00000000 /* C---V */
|
|
#define NV_XVE_VF_PCIE_CAP5_ATOMIC_COMPLETER_64BIT 8:8 /* C--VF */
|
|
#define NV_XVE_VF_PCIE_CAP5_ATOMIC_COMPLETER_64BIT_NOT_SUPPORTED 0x00000000 /* C---V */
|
|
#define NV_XVE_VF_PCIE_CAP5_CAS_COMPLETER_128BIT 9:9 /* C--VF */
|
|
#define NV_XVE_VF_PCIE_CAP5_CAS_COMPLETER_128BIT_NOT_SUPPORTED 0x00000000 /* C---V */
|
|
#define NV_XVE_VF_PCIE_CAP5_NO_RO_ENABLED_PR_PR_PASSING 10:10 /* C--VF */
|
|
#define NV_XVE_VF_PCIE_CAP5_NO_RO_ENABLED_PR_PR_PASSING_NOT_SUPPORTED 0x00000000 /* C---V */
|
|
#define NV_XVE_VF_PCIE_CAP5_LATENCY_TOLERANCE_REPORTING 11:11 /* C--VF */
|
|
#define NV_XVE_VF_PCIE_CAP5_LATENCY_TOLERANCE_REPORTING_NOT_SUPPORTED 0x00000000 /* C---V */
|
|
#define NV_XVE_VF_PCIE_CAP5_LATENCY_TOLERANCE_REPORTING_SUPPORTED 0x00000001 /* ----V */
|
|
#define NV_XVE_VF_PCIE_CAP5_TPH_COMPLETER 13:12 /* C--VF */
|
|
#define NV_XVE_VF_PCIE_CAP5_TPH_COMPLETER_NOT_SUPPORTED 0x00000000 /* C---V */
|
|
#define NV_XVE_VF_PCIE_CAP5_10_BIT_TAG_COMPLETER 16:16 /* R--VF */
|
|
#define NV_XVE_VF_PCIE_CAP5_10_BIT_TAG_COMPLETER_SUPPORTED 0x00000001 /* R---V */
|
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#define NV_XVE_VF_PCIE_CAP5_10_BIT_TAG_COMPLETER_NOT_SUPPORTED 0x00000000 /* R---V */
|
|
#define NV_XVE_VF_PCIE_CAP5_10_BIT_TAG_REQUESTER 17:17 /* R--VF */
|
|
#define NV_XVE_VF_PCIE_CAP5_10_BIT_TAG_REQUESTER_NOT_SUPPORTED 0x00000000 /* R---V */
|
|
#define NV_XVE_VF_PCIE_CAP5_10_BIT_TAG_REQUESTER_SUPPORTED 0x00000001 /* R---V */
|
|
#define NV_XVE_VF_PCIE_CAP5_OBFF 19:18 /* R--VF */
|
|
#define NV_XVE_VF_PCIE_CAP5_OBFF_NOT_SUPPORTED 0x00000000 /* R---V */
|
|
#define NV_XVE_VF_PCIE_CAP5_OBFF_SUPPORTED_MSG_SGNL 0x00000001 /* R---V */
|
|
#define NV_XVE_VF_PCIE_CAP5_OBFF_SUPPORTED_WAKE_SGNL 0x00000002 /* R---V */
|
|
#define NV_XVE_VF_PCIE_CAP5_OBFF_SUPPORTED_MSG_WAKE_SGNL 0x00000003 /* R---V */
|
|
#define NV_XVE_VF_PCIE_CAP5_EXTENDED_FMT 20:20 /* C--VF */
|
|
#define NV_XVE_VF_PCIE_CAP5_EXTENDED_FMT_NOT_SUPPORTED 0x00000000 /* C---V */
|
|
#define NV_XVE_VF_PCIE_CAP5_END_END_TLP_PREFIX 21:21 /* C--VF */
|
|
#define NV_XVE_VF_PCIE_CAP5_END_END_TLP_PREFIX_NOT_SUPPORTED 0x00000000 /* C---V */
|
|
#define NV_XVE_VF_PCIE_CAP5_MAX_END_END_TLP_PREFIX 23:22 /* C--VF */
|
|
#define NV_XVE_VF_PCIE_CAP5_MAX_END_END_TLP_PREFIX_INIT 0x00000000 /* C---V */
|
|
#define NV_XVE_VF_PCIE_CAP5_BITS 31:24 /* C--VF */
|
|
#define NV_XVE_VF_PCIE_CAP5_BITS_0 0x00000000 /* C---V */
|
|
#define NV_XVE_VF_PCIE_CAP6 0x00000068 /* R--4R */
|
|
#define NV_XVE_VF_PCIE_CAP6_CPL_TIMEOUT_VAL 3:0 /* R-IVF */
|
|
#define NV_XVE_VF_PCIE_CAP6_CPL_TIMEOUT_VAL_RANGE_A_LO 0x00000001 /* R---V */
|
|
#define NV_XVE_VF_PCIE_CAP6_CPL_TIMEOUT_VAL_RANGE_A_HI 0x00000002 /* R---V */
|
|
#define NV_XVE_VF_PCIE_CAP6_CPL_TIMEOUT_VAL_RANGE_B_LO 0x00000005 /* R---V */
|
|
#define NV_XVE_VF_PCIE_CAP6_CPL_TIMEOUT_VAL_RANGE_B_HI 0x00000006 /* R---V */
|
|
#define NV_XVE_VF_PCIE_CAP6_CPL_TIMEOUT_VAL_RANGE_DEFAULT 0x00000000 /* R-I-V */
|
|
#define NV_XVE_VF_PCIE_CAP6_CPL_TIMEOUT_DISABLE 4:4 /* R-IVF */
|
|
#define NV_XVE_VF_PCIE_CAP6_CPL_TIMEOUT_DISABLE_ENABLED 0x00000000 /* R-I-V */
|
|
#define NV_XVE_VF_PCIE_CAP6_CPL_TIMEOUT_DISABLE_DISABLED 0x00000001 /* R---V */
|
|
#define NV_XVE_VF_PCIE_CAP6_CPL_TIMEOUT_DISABLE_GEN2_PROTO_DISABLED 0x00000000 /* R---V */
|
|
#define NV_XVE_VF_PCIE_CAP6_ARI_FORWARDING_ENABLE 5:5 /* C--VF */
|
|
#define NV_XVE_VF_PCIE_CAP6_ARI_FORWARDING_ENABLE_NA 0x00000000 /* C---V */
|
|
#define NV_XVE_VF_PCIE_CAP6_ATOMIC_OP_REQUESTER_ENABLE 6:6 /* C--VF */
|
|
#define NV_XVE_VF_PCIE_CAP6_ATOMIC_OP_REQUESTER_ENABLE_INIT 0x00000000 /* C---V */
|
|
#define NV_XVE_VF_PCIE_CAP6_ATOMIC_OP_EGRESS_BLOCKING 7:7 /* C--VF */
|
|
#define NV_XVE_VF_PCIE_CAP6_ATOMIC_OP_EGRESS_BLOCKING_INIT 0x00000000 /* C---V */
|
|
#define NV_XVE_VF_PCIE_CAP6_IDO_REQUEST_ENABLE 8:8 /* C--VF */
|
|
#define NV_XVE_VF_PCIE_CAP6_IDO_REQUEST_ENABLE_INIT 0x00000000 /* C---V */
|
|
#define NV_XVE_VF_PCIE_CAP6_IDO_COMPLETION_ENABLE 9:9 /* C--VF */
|
|
#define NV_XVE_VF_PCIE_CAP6_IDO_COMPLETION_ENABLE_INIT 0x00000000 /* C---V */
|
|
#define NV_XVE_VF_PCIE_CAP6_LTR_ENABLE 10:10 /* C--VF */
|
|
#define NV_XVE_VF_PCIE_CAP6_LTR_ENABLE_NA 0x00000000 /* C---V */
|
|
#define NV_XVE_VF_PCIE_CAP6_10BIT_TAG_REQUESTER_ENABLE 12:12 /* C--VF */
|
|
#define NV_XVE_VF_PCIE_CAP6_10BIT_TAG_REQUESTER_ENABLE_UNSET 0x00000000 /* C---V */
|
|
#define NV_XVE_VF_PCIE_CAP6_OBFF_ENABLE 14:13 /* C--VF */
|
|
#define NV_XVE_VF_PCIE_CAP6_OBFF_ENABLE_UNSET 0x00000000 /* C---V */
|
|
#define NV_XVE_VF_PCIE_CAP6_END_END_TLP_PREFIX_BLOCKING 21:21 /* C--VF */
|
|
#define NV_XVE_VF_PCIE_CAP6_END_END_TLP_PREFIX_BLOCKING_NA 0x00000000 /* C---V */
|
|
#define NV_XVE_VF_PCIE_CAP7 0x0000006C /* R--4R */
|
|
#define NV_XVE_VF_PCIE_CAP7_RSVD 0:0 /* C--VF */
|
|
#define NV_XVE_VF_PCIE_CAP7_RSVD_INIT 0x00000000 /* C---V */
|
|
#define NV_XVE_VF_PCIE_CAP7_SUPPORTED_LINK_SPEED 7:1 /* R-EVF */
|
|
#define NV_XVE_VF_PCIE_CAP7_SUPPORTED_LINK_SPEED_HIDDEN 0x00000000 /* R---V */
|
|
#define NV_XVE_VF_PCIE_CAP7_SUPPORTED_LINK_SPEED_GEN1 0x00000001 /* R---V */
|
|
#define NV_XVE_VF_PCIE_CAP7_SUPPORTED_LINK_SPEED_GEN1_GEN2 0x00000003 /* R---V */
|
|
#define NV_XVE_VF_PCIE_CAP7_SUPPORTED_LINK_SPEED_GEN1_GEN2_GEN3 0x00000007 /* R-E-V */
|
|
#define NV_XVE_VF_PCIE_CAP7_SUPPORTED_LINK_SPEED_GEN1_GEN2_GEN3_GEN4 0x0000000F /* R---V */
|
|
#define NV_XVE_VF_PCIE_CAP7_CROSS_LINK_SUPPORT 8:8 /* C--VF */
|
|
#define NV_XVE_VF_PCIE_CAP7_CROSS_LINK_SUPPORT_DISABLED 0x00000000 /* C---V */
|
|
#define NV_XVE_VF_PCIE_CAP7_RET_PRESENCE_DET_SUPP 23:23 /* R-EVF */
|
|
#define NV_XVE_VF_PCIE_CAP7_RET_PRESENCE_DET_SUPP_SET 0x00000000 /* R-E-V */
|
|
#define NV_XVE_VF_PCIE_CAP7_2RET_PRESENCE_DET_SUPP 24:24 /* R-EVF */
|
|
#define NV_XVE_VF_PCIE_CAP7_2RET_PRESENCE_DET_SUPP_SET 0x00000000 /* R-E-V */
|
|
#define NV_XVE_VF_PCIE_CAP7_RSVD1 31:25 /* C--VF */
|
|
#define NV_XVE_VF_PCIE_CAP7_RSVD1_INIT 0x00000000 /* C---V */
|
|
#define NV_XVE_VF_PCIE_CAP8 0x00000070 /* R--4R */
|
|
#define NV_XVE_VF_PCIE_CAP8_CTRL_TARGET_LINK_SPEED 3:0 /* R-CVF */
|
|
#define NV_XVE_VF_PCIE_CAP8_CTRL_TARGET_LINK_SPEED_INIT 0x00000003 /* R-C-V */
|
|
#define NV_XVE_VF_PCIE_CAP8_CTRL_ENTER_COMPLIANCE 4:4 /* R-CVF */
|
|
#define NV_XVE_VF_PCIE_CAP8_CTRL_ENTER_COMPLIANCE_INIT 0x00000000 /* R-C-V */
|
|
#define NV_XVE_VF_PCIE_CAP8_CTRL_HW_AUTO_SPEED_DISABLE 5:5 /* R-CVF */
|
|
#define NV_XVE_VF_PCIE_CAP8_CTRL_HW_AUTO_SPEED_DISABLE_INIT 0x00000000 /* R-C-V */
|
|
#define NV_XVE_VF_PCIE_CAP8_CTRL_SELECTABLE_DEEMPHASIS 6:6 /* C--VF */
|
|
#define NV_XVE_VF_PCIE_CAP8_CTRL_SELECTABLE_DEEMPHASIS_RSVD 0x00000000 /* C---V */
|
|
#define NV_XVE_VF_PCIE_CAP8_CTRL_TRANSMIT_MARGIN 9:7 /* R-CVF */
|
|
#define NV_XVE_VF_PCIE_CAP8_CTRL_TRANSMIT_MARGIN_INIT 0x00000000 /* R-C-V */
|
|
#define NV_XVE_VF_PCIE_CAP8_CTRL_ENTER_MODIFIED_COMPLIANCE 10:10 /* R-CVF */
|
|
#define NV_XVE_VF_PCIE_CAP8_CTRL_ENTER_MODIFIED_COMPLIANCE_INIT 0x00000000 /* R-C-V */
|
|
#define NV_XVE_VF_PCIE_CAP8_CTRL_COMPLIANCE_SOS 11:11 /* R-CVF */
|
|
#define NV_XVE_VF_PCIE_CAP8_CTRL_COMPLIANCE_SOS_INIT 0x00000000 /* R-C-V */
|
|
#define NV_XVE_VF_PCIE_CAP8_CTRL_COMPLIANCE_PRESET_DEEMPHASIS 15:12 /* R-CVF */
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|
#define NV_XVE_VF_PCIE_CAP8_CTRL_COMPLIANCE_PRESET_DEEMPHASIS_INIT 0x00000000 /* R-C-V */
|
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#define NV_XVE_VF_PCIE_CAP8_CUR_DEEMPHASIS_LEVEL 16:16 /* R--VF */
|
|
#define NV_XVE_VF_PCIE_CAP8_EQUALIZATION_COMPLETE 17:17 /* C--VF */
|
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#define NV_XVE_VF_PCIE_CAP8_EQUALIZATION_COMPLETE_NOT_DONE 0x00000000 /* C---V */
|
|
#define NV_XVE_VF_PCIE_CAP8_EQUALIZATION_PHASE1_SUCCESSFUL 18:18 /* C--VF */
|
|
#define NV_XVE_VF_PCIE_CAP8_EQUALIZATION_PHASE1_SUCCESSFUL_NOT_DONE 0x00000000 /* C---V */
|
|
#define NV_XVE_VF_PCIE_CAP8_EQUALIZATION_PHASE2_SUCCESSFUL 19:19 /* C--VF */
|
|
#define NV_XVE_VF_PCIE_CAP8_EQUALIZATION_PHASE2_SUCCESSFUL_NOT_DONE 0x00000000 /* C---V */
|
|
#define NV_XVE_VF_PCIE_CAP8_EQUALIZATION_PHASE3_SUCCESSFUL 20:20 /* C--VF */
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|
#define NV_XVE_VF_PCIE_CAP8_EQUALIZATION_PHASE3_SUCCESSFUL_NOT_DONE 0x00000000 /* C---V */
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|
#define NV_XVE_VF_PCIE_CAP8_EQUALIZATION_REQUEST 21:21 /* C--VF */
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#define NV_XVE_VF_PCIE_CAP8_EQUALIZATION_REQUEST_NOT_SET 0x00000000 /* C---V */
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|
#define NV_XVE_VF_PCIE_CAP8_RSVD 31:25 /* C--VF */
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|
#define NV_XVE_VF_PCIE_CAP8_RSVD_INIT 0x00000000 /* C---V */
|
|
#define NV_XVE_VF_MSIX_CAP_HDR 0x0000007C /* RW-4R */
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|
#define NV_XVE_VF_MSIX_CAP_HDR_ENABLE 31:31 /* RWIVF */
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#define NV_XVE_VF_MSIX_CAP_HDR_ENABLE_ENABLED 0x00000001 /* RW--V */
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#define NV_XVE_VF_MSIX_CAP_HDR_ENABLE_DISABLED 0x00000000 /* RWI-V */
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#define NV_XVE_VF_MSIX_CAP_HDR_FUNCTION_MASK 30:30 /* RWIVF */
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#define NV_XVE_VF_MSIX_CAP_HDR_FUNCTION_MASK_MASKED 0x00000001 /* RW--V */
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#define NV_XVE_VF_MSIX_CAP_HDR_FUNCTION_MASK_UNMASKED 0x00000000 /* RWI-V */
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#define NV_XVE_VF_MSIX_CAP_HDR_RSVD 29:27 /* C--VF */
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#define NV_XVE_VF_MSIX_CAP_HDR_RSVD_VAL 0x00000000 /* C---V */
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#define NV_XVE_VF_MSIX_CAP_HDR_TABLE_SIZE 26:16 /* R-IVF */
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#define NV_XVE_VF_MSIX_CAP_HDR_TABLE_SIZE_VF 189 /* R-I-V */
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|
#define NV_XVE_VF_MSIX_CAP_HDR_NXT_PTR 15:8 /* C--VF */
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#define NV_XVE_VF_MSIX_CAP_HDR_NXT_PTR_NULL 0x00000000 /* C---V */
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#define NV_XVE_VF_MSIX_CAP_HDR_CAP_ID 7:0 /* C--VF */
|
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#define NV_XVE_VF_MSIX_CAP_HDR_CAP_ID_MSIX 0x00000011 /* C---V */
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#define NV_XVE_VF_MSIX_CAP_TABLE 0x00000080 /* R--4R */
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#define NV_XVE_VF_MSIX_CAP_TABLE_OFFSET 31:0 /* R--VF */
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#define NV_XVE_VF_MSIX_CAP_TABLE_OFFSET_VALUE 0x00010000 /* R---V */
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|
#define NV_XVE_VF_MSIX_CAP_TABLE_BIR 2:0 /* R--VF */
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#define NV_XVE_VF_MSIX_CAP_TABLE_BIR_BAR0 0x00000000 /* R---V */
|
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#define NV_XVE_VF_MSIX_CAP_PBA 0x00000084 /* R--4R */
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|
#define NV_XVE_VF_MSIX_CAP_PBA_OFFSET 31:0 /* R--VF */
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#define NV_XVE_VF_MSIX_CAP_PBA_OFFSET_VALUE 0x00020000 /* R---V */
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|
#define NV_XVE_VF_MSIX_CAP_PBA_BIR 2:0 /* R--VF */
|
|
#define NV_XVE_VF_MSIX_CAP_PBA_BIR_BAR0 0x00000000 /* R---V */
|
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#define NV_XVE_VF_AER_CAP0_HDR 0x00000140 /* R--4R */
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#define NV_XVE_VF_AER_CAP0_HDR_ID 15:0 /* C--VF */
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#define NV_XVE_VF_AER_CAP0_HDR_ID_LINK_DEC 0x00000001 /* C---V */
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#define NV_XVE_VF_AER_CAP0_HDR_ID_VERSION 19:16 /* C--VF */
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#define NV_XVE_VF_AER_CAP0_HDR_ID_VERSION_2 0x00000002 /* C---V */
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#define NV_XVE_VF_AER_CAP0_HDR_ID_NEXT_PTR 31:20 /* C--VF */
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#define NV_XVE_VF_AER_CAP0_HDR_ID_NEXT_PTR_NONE 0x00000000 /* C---V */
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#define NV_XVE_VF_AER_CAP1_UNCORR_ERR_STATUS 0x00000144 /* RW-4R */
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#define NV_XVE_VF_AER_CAP1_UNCORR_ERR_STATUS_POISONED_TLP 12:12 /* RWCVF */
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#define NV_XVE_VF_AER_CAP1_UNCORR_ERR_STATUS_POISONED_TLP_ACTIVE 0x00000001 /* R---V */
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#define NV_XVE_VF_AER_CAP1_UNCORR_ERR_STATUS_POISONED_TLP_NOT_ACTIVE 0x00000000 /* R-C-V */
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#define NV_XVE_VF_AER_CAP1_UNCORR_ERR_STATUS_POISONED_TLP_CLEAR 0x00000001 /* -W--C */
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#define NV_XVE_VF_AER_CAP1_UNCORR_ERR_STATUS_CPL_TIMEOUT 14:14 /* RWCVF */
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#define NV_XVE_VF_AER_CAP1_UNCORR_ERR_STATUS_CPL_TIMEOUT_ACTIVE 0x00000001 /* R---V */
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#define NV_XVE_VF_AER_CAP1_UNCORR_ERR_STATUS_CPL_TIMEOUT_NOT_ACTIVE 0x00000000 /* R-C-V */
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#define NV_XVE_VF_AER_CAP1_UNCORR_ERR_STATUS_CPL_TIMEOUT_CLEAR 0x00000001 /* -W--C */
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#define NV_XVE_VF_AER_CAP1_UNCORR_ERR_STATUS_CPL_ABORT 15:15 /* RWCVF */
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#define NV_XVE_VF_AER_CAP1_UNCORR_ERR_STATUS_CPL_ABORT_ACTIVE 0x00000001 /* R---V */
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#define NV_XVE_VF_AER_CAP1_UNCORR_ERR_STATUS_CPL_ABORT_NOT_ACTIVE 0x00000000 /* R-C-V */
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#define NV_XVE_VF_AER_CAP1_UNCORR_ERR_STATUS_CPL_ABORT_CLEAR 0x00000001 /* -W--C */
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#define NV_XVE_VF_AER_CAP1_UNCORR_ERR_STATUS_UNEXP_CPL 16:16 /* RWCVF */
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#define NV_XVE_VF_AER_CAP1_UNCORR_ERR_STATUS_UNEXP_CPL_ACTIVE 0x00000001 /* R---V */
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#define NV_XVE_VF_AER_CAP1_UNCORR_ERR_STATUS_UNEXP_CPL_NOT_ACTIVE 0x00000000 /* R-C-V */
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#define NV_XVE_VF_AER_CAP1_UNCORR_ERR_STATUS_UNEXP_CPL_CLEAR 0x00000001 /* -W--C */
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#define NV_XVE_VF_AER_CAP1_UNCORR_ERR_STATUS_UNSUPPORTED_REQ 20:20 /* RWCVF */
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#define NV_XVE_VF_AER_CAP1_UNCORR_ERR_STATUS_UNSUPPORTED_REQ_ACTIVE 0x00000001 /* R---V */
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#define NV_XVE_VF_AER_CAP1_UNCORR_ERR_STATUS_UNSUPPORTED_REQ_NOT_ACTIVE 0x00000000 /* R-C-V */
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#define NV_XVE_VF_AER_CAP1_UNCORR_ERR_STATUS_UNSUPPORTED_REQ_CLEAR 0x00000001 /* -W--C */
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#define NV_XVE_VF_AER_CAP2_UNCORR_ERR_MASK 0x00000148 /* C--4R */
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|
#define NV_XVE_VF_AER_CAP2_UNCORR_ERR_MASK_POISONED_TLP 12:12 /* C--VF */
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#define NV_XVE_VF_AER_CAP2_UNCORR_ERR_MASK_POISONED_TLP_NOT_MASKED 0x00000000 /* C---V */
|
|
#define NV_XVE_VF_AER_CAP2_UNCORR_ERR_MASK_CPL_TIMEOUT 14:14 /* C--VF */
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#define NV_XVE_VF_AER_CAP2_UNCORR_ERR_MASK_CPL_TIMEOUT_NOT_MASKED 0x00000000 /* C---V */
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|
#define NV_XVE_VF_AER_CAP2_UNCORR_ERR_MASK_CPL_ABORT 15:15 /* C--VF */
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#define NV_XVE_VF_AER_CAP2_UNCORR_ERR_MASK_CPL_ABORT_NOT_MASKED 0x00000000 /* C---V */
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#define NV_XVE_VF_AER_CAP2_UNCORR_ERR_MASK_UNEXP_CPL 16:16 /* C--VF */
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#define NV_XVE_VF_AER_CAP2_UNCORR_ERR_MASK_UNEXP_CPL_NOT_MASKED 0x00000000 /* C---V */
|
|
#define NV_XVE_VF_AER_CAP2_UNCORR_ERR_MASK_UNSUPPORTED_REQ 20:20 /* C--VF */
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#define NV_XVE_VF_AER_CAP2_UNCORR_ERR_MASK_UNSUPPORTED_REQ_NOT_MASKED 0x00000000 /* C---V */
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|
#define NV_XVE_VF_AER_CAP2_UNCORR_ERR_MASK_ACS_VIOLATION 21:21 /* C--VF */
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#define NV_XVE_VF_AER_CAP2_UNCORR_ERR_MASK_ACS_VIOLATION_INIT 0x00000000 /* C---V */
|
|
#define NV_XVE_VF_AER_CAP3_UNCORR_ERR_SEVR 0x0000014C /* C--4R */
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#define NV_XVE_VF_AER_CAP3_UNCORR_ERR_SEVR_POISONED_TLP 12:12 /* C--VF */
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|
#define NV_XVE_VF_AER_CAP3_UNCORR_ERR_SEVR_POISONED_TLP_NON_FATAL 0x00000000 /* C---V */
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|
#define NV_XVE_VF_AER_CAP3_UNCORR_ERR_SEVR_CPL_TIMEOUT 14:14 /* C--VF */
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#define NV_XVE_VF_AER_CAP3_UNCORR_ERR_SEVR_CPL_TIMEOUT_NON_FATAL 0x00000000 /* C---V */
|
|
#define NV_XVE_VF_AER_CAP3_UNCORR_ERR_SEVR_CPL_ABORT 15:15 /* C--VF */
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#define NV_XVE_VF_AER_CAP3_UNCORR_ERR_SEVR_CPL_ABORT_NON_FATAL 0x00000000 /* C---V */
|
|
#define NV_XVE_VF_AER_CAP3_UNCORR_ERR_SEVR_UNEXP_CPL 16:16 /* C--VF */
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#define NV_XVE_VF_AER_CAP3_UNCORR_ERR_SEVR_UNEXP_CPL_NON_FATAL 0x00000000 /* C---V */
|
|
#define NV_XVE_VF_AER_CAP3_UNCORR_ERR_SEVR_UNSUPPORTED_REQ 20:20 /* C--VF */
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#define NV_XVE_VF_AER_CAP3_UNCORR_ERR_SEVR_UNSUPPORTED_REQ_NON_FATAL 0x00000000 /* C---V */
|
|
#define NV_XVE_VF_AER_CAP3_UNCORR_ERR_SEVR_ACS_VIOLATION 21:21 /* C--VF */
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#define NV_XVE_VF_AER_CAP3_UNCORR_ERR_SEVR_ACS_VIOLATION_INIT 0x00000000 /* C---V */
|
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#define NV_XVE_VF_AER_CAP4_CORR_ERR_STATUS 0x00000150 /* RW-4R */
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#define NV_XVE_VF_AER_CAP4_CORR_ERR_STATUS_ADVISORY_NONFATAL 13:13 /* RWCVF */
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#define NV_XVE_VF_AER_CAP4_CORR_ERR_STATUS_ADVISORY_NONFATAL_NOT_ACTIVE 0x00000000 /* R-C-V */
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#define NV_XVE_VF_AER_CAP4_CORR_ERR_STATUS_ADVISORY_NONFATAL_ACTIVE 0x00000001 /* R---V */
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#define NV_XVE_VF_AER_CAP4_CORR_ERR_STATUS_ADVISORY_NONFATAL_CLEAR 0x00000001 /* -W--C */
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#define NV_XVE_VF_AER_CAP4_CORR_ERR_STATUS_HEADER_LOG_OVERFLOW 15:15 /* RWCVF */
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#define NV_XVE_VF_AER_CAP4_CORR_ERR_STATUS_HEADER_LOG_OVERFLOW_NOT_ACTIVE 0x00000000 /* R-C-V */
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#define NV_XVE_VF_AER_CAP4_CORR_ERR_STATUS_HEADER_LOG_OVERFLOW_ACTIVE 0x00000001 /* R---V */
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#define NV_XVE_VF_AER_CAP4_CORR_ERR_STATUS_HEADER_LOG_OVERFLOW_CLEAR 0x00000001 /* -W--C */
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#define NV_XVE_VF_AER_CAP5_CORR_ERR_MASK 0x00000154 /* C--4R */
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#define NV_XVE_VF_AER_CAP5_CORR_ERR_MASK_RCV_ERR 0:0 /* C--VF */
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#define NV_XVE_VF_AER_CAP5_CORR_ERR_MASK_RCV_ERR_NOT_MASKED 0x00000000 /* C---V */
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#define NV_XVE_VF_AER_CAP5_CORR_ERR_MASK_BAD_TLP 6:6 /* C--VF */
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#define NV_XVE_VF_AER_CAP5_CORR_ERR_MASK_BAD_TLP_NOT_MASKED 0x00000000 /* C---V */
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#define NV_XVE_VF_AER_CAP5_CORR_ERR_MASK_BAD_DLLP 7:7 /* C--VF */
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#define NV_XVE_VF_AER_CAP5_CORR_ERR_MASK_BAD_DLLP_NOT_MASKED 0x00000000 /* C---V */
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#define NV_XVE_VF_AER_CAP5_CORR_ERR_MASK_RPLY_ROLLOVER 8:8 /* C--VF */
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#define NV_XVE_VF_AER_CAP5_CORR_ERR_MASK_RPLY_ROLLOVER_NOT_MASKED 0x00000000 /* C---V */
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#define NV_XVE_VF_AER_CAP5_CORR_ERR_MASK_RPLY_TIMEOUT 12:12 /* C--VF */
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#define NV_XVE_VF_AER_CAP5_CORR_ERR_MASK_RPLY_TIMEOUT_NOT_MASKED 0x00000000 /* C---V */
|
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#define NV_XVE_VF_AER_CAP5_CORR_ERR_MASK_ADVISORY_NONFATAL 13:13 /* C--VF */
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#define NV_XVE_VF_AER_CAP5_CORR_ERR_MASK_ADVISORY_NONFATAL_NOT_MASKED 0x00000000 /* C---V */
|
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#define NV_XVE_VF_AER_CAP5_CORR_ERR_MASK_HEADER_LOG_OVERFLOW 15:15 /* C--VF */
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#define NV_XVE_VF_AER_CAP5_CORR_ERR_MASK_HEADER_LOG_OVERFLOW_NOT_MASKED 0x00000000 /* C---V */
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#define NV_XVE_VF_AER_CAP6_CNTL_REG 0x00000158 /* R--4R */
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#define NV_XVE_VF_AER_CAP6_CNTL_REG_ERR_PTR 4:0 /* R--VF */
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#define NV_XVE_VF_AER_CAP6_CNTL_REG_ECRC_GEN_EN 6:6 /* C--VF */
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#define NV_XVE_VF_AER_CAP6_CNTL_REG_ECRC_GEN_EN_FALSE 0x00000000 /* C---V */
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#define NV_XVE_VF_AER_CAP6_CNTL_REG_ECRC_CHK_EN 8:8 /* C--VF */
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#define NV_XVE_VF_AER_CAP6_CNTL_REG_ECRC_CHK_EN_FALSE 0x00000000 /* C---V */
|
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#define NV_XVE_VF_AER_CAP6_CNTL_REG_MULTIPLE_HDR_RECORDING_EN 10:10 /* C--VF */
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#define NV_XVE_VF_AER_CAP6_CNTL_REG_MULTIPLE_HDR_RECORDING_EN_FALSE 0x00000000 /* C---V */
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#define NV_XVE_VF_AER_CAP7_HDR_LOG_DW0 0x0000015C /* R--4R */
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#define NV_XVE_VF_AER_CAP7_HDR_LOG_DW0_0 31:0 /* R-CVF */
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#define NV_XVE_VF_AER_CAP7_HDR_LOG_DW0_0_INIT 0x00000000 /* R-C-V */
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#define NV_XVE_VF_AER_CAP7_HDR_LOG_DW1 0x00000160 /* R--4R */
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#define NV_XVE_VF_AER_CAP7_HDR_LOG_DW1_1 31:0 /* R-CVF */
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#define NV_XVE_VF_AER_CAP7_HDR_LOG_DW1_1_INIT 0x00000000 /* R-C-V */
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#define NV_XVE_VF_AER_CAP7_HDR_LOG_DW2 0x00000164 /* R--4R */
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#define NV_XVE_VF_AER_CAP7_HDR_LOG_DW2_2 31:0 /* R-CVF */
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#define NV_XVE_VF_AER_CAP7_HDR_LOG_DW2_2_INIT 0x00000000 /* R-C-V */
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#define NV_XVE_VF_AER_CAP7_HDR_LOG_DW3 0x00000168 /* R--4R */
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#define NV_XVE_VF_AER_CAP7_HDR_LOG_DW3_3 31:0 /* R-IVF */
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#define NV_XVE_VF_AER_CAP7_HDR_LOG_DW3_3_INIT 0x00000000 /* R-I-V */
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#define NV_XVE_VF_ARI_CAP0 0x00000100 /* R--4R */
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#define NV_XVE_VF_ARI_CAP0_CAPID 15:0 /* C--VF */
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#define NV_XVE_VF_ARI_CAP0_CAPID_EXT_CAP 0x0000000E /* C---V */
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#define NV_XVE_VF_ARI_CAP0_HDR0_ID_VERSION 19:16 /* C--VF */
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#define NV_XVE_VF_ARI_CAP0_HDR0_ID_VERSION_1 0x00000001 /* C---V */
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#define NV_XVE_VF_ARI_CAP0_HDR0_ID_NEXT_PTR 31:20 /* C--VF */
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#define NV_XVE_VF_ARI_CAP0_HDR0_ID_NEXT_PTR_NONE 0x00000000 /* C---V */
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#define NV_XVE_VF_ARI_CAP1 0x00000104 /* R--4R */
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#define NV_XVE_VF_ARI_CAP1_MFVC_FN_GRPS_CAP 0:0 /* C--VF */
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#define NV_XVE_VF_ARI_CAP1_MFVC_FN_GRPS_CAP_UNSUPP 0x00000000 /* C---V */
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#define NV_XVE_VF_ARI_CAP1_ACS_FN_GRPS_CAP 1:1 /* C--VF */
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#define NV_XVE_VF_ARI_CAP1_ACS_FN_GRPS_CAP_UNSUPP 0x00000000 /* C---V */
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#define NV_XVE_VF_ARI_CAP1_NXT_FN_NUM 15:8 /* C--VF */
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#define NV_XVE_VF_ARI_CAP1_NXT_FN_NUM_VAL 0x00000001 /* C---V */
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#define NV_XVE_VF_ARI_CAP1_MFVC_FN_GRPS_EN 16:16 /* C--VF */
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#define NV_XVE_VF_ARI_CAP1_MFVC_FN_GRPS_EN_UNSET 0x00000000 /* C---V */
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#define NV_XVE_VF_ARI_CAP1_ACS_FN_GRPS_EN 17:17 /* C--VF */
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#define NV_XVE_VF_ARI_CAP1_ACS_FN_GRPS_EN_UNSET 0x00000000 /* C---V */
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#define NV_XVE_VF_ARI_CAP1_FN_GRP 22:20 /* C--VF */
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#define NV_XVE_VF_ARI_CAP1_FN_GRP_ZERO 0x00000000 /* C---V */
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#endif // __ga102_dev_nv_xve3g_vf_h__
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